今天的設(shè)計團隊如果采用傳統(tǒng)的RTL設(shè)計流程，將花費很多時間才能將運算密集型網(wǎng)絡帶入到硬件中，該領(lǐng)域亟需一個有別于以往RTL流程，同時又能有效提高生產(chǎn)力的方法。
CATAPULT HLS平臺的時代來臨
15年前，Mentor認識到設(shè)計和驗證團隊需要從RTL升級到HLS層級，并開發(fā)Catapult HLS平臺。該平臺提供了從C ＋ ＋到最佳化RTL的完整流程（圖1）。
圖1：Catapult HLS平臺
Catapult HLS平臺為算法設(shè)計師提供硬件設(shè)計解決方案，可以從C＋＋／SystemC描述，生成高品質(zhì)的RTL，并且以ASIC、FPGA或eFPGA為目標。此平臺能在合成之前檢查設(shè)計中的錯誤、為功能驗證和覆蓋率分析提供無縫且可重復使用的測試環(huán)境，同時支持在生成的RTL與原始HLS來源之間執(zhí)行形式等效性檢查。
該解決方案的優(yōu)勢包括：
支持后期階段變更?？呻S時變更C＋＋算法，重新生成RTL代碼或使用新制程。
支持硬件評價。可迅速地探索功耗、性能和面積選項，而無需變更原始代碼。
加快時程。將設(shè)計和驗證所花時間從一年縮短至幾個月，可在數(shù)日內(nèi)增添新功能，使用的C／C＋＋代碼行數(shù)比RTL減少5倍。
AI加速器生態(tài)系統(tǒng)
同時，Mentor在Catapult HLS平臺中部署了AI加速器生態(tài)系統(tǒng)（圖2），為AI設(shè)計師提供能快速展開項目的環(huán)境。
圖2：Catapult AI加速器生態(tài)系統(tǒng)
AC MATH數(shù)據(jù)庫
Algorithmic C Math（AC Math）中的所有函數(shù)都以C ＋＋模板參數(shù)寫成，讓設(shè)計師可依據(jù)目標應用來指定數(shù)值的精準度。許多函數(shù)都使用不同的近似策略，例如，自然對數(shù)提供兩種形式，即分段線性近似和cordic形式。在可接受準確度稍有誤差的情況下，前者較小且較快； 后者雖然較慢，但準確許多。所有情況下都能自定義來源以達成設(shè)計目標。每個功能／內(nèi)存塊都附有詳細的設(shè)計文件和C ＋＋驗證程序。由于Catapult HLS平臺會利用C ＋＋驗證程序，因此很容易根據(jù)來源設(shè)計來驗證RTL準確度。
該數(shù)據(jù)庫中的數(shù)學函數(shù)類別包括：
分段線性函數(shù)－絕對值、正規(guī)化、倒數(shù)、對數(shù)和指數(shù)（自然和底數(shù)2）、平方根、反平方根和正弦／余弦／正切（正和反）
激勵函數(shù)，如雙曲正切、S函數(shù)和Leaky ReLU函數(shù)
線性代數(shù)函數(shù)，如矩陣乘法和Cholesky分解
DSP數(shù)據(jù)庫
Algorithmic C DSP（AC DSP）數(shù)據(jù)庫定義了DSP設(shè)計師通常所需要的可合成C ＋＋函數(shù)，例如濾波器和FFT。這些函數(shù)采用以C ＋＋類別為主的設(shè)計，讓設(shè)計師能輕松示例物件的眾多變體，以打造復雜的DSP子系統(tǒng)。與AC Math數(shù)據(jù)庫一樣，輸入和輸出參數(shù)都會參數(shù)化，以便能在所需的定點精確度下執(zhí)行算術(shù)，從而在為合成的硬件執(zhí)行面積和性能折衷時，提供高度的彈性。
DSP數(shù)據(jù)庫包含：
濾波器函數(shù)，如FIR、1－D移動均值，以及多相位抽取
快速傅立葉變換（FFT）函數(shù)，如radix－22單一延遲回授、radix－2x動態(tài)就位和radix－2就位圖像處理數(shù)據(jù)庫Algorithmic C圖像處理數(shù)據(jù)庫（AC IPL）首先會定義一些常見的像素格式類型定義。
AI加速器生態(tài)系統(tǒng)還可提供豐富的工具組，由真實且經(jīng)過測試的加速器參考設(shè)計示例，團隊可以研究、修改和復制這些示例，迅速展開項目。這些隨Catapult提供的套件，包含了可設(shè)定的C＋＋／SystemC IP原始代碼、文件紀錄、驗證程序和指令碼，讓設(shè)計能進行HLS合成和驗證流程。這些工具組展示了各種能用來對性能（延遲）、幀率、面積或功率的折衷進行實驗的方法和編寫程序技術(shù)。
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